توضیحات
ABSTRACT
In this paper we propose a new dual gate SOIMOSFET in order to reduce short-channel effects (SCEs). In the proposed structure, the bias of the second gate which is near the drain is dependent on the drain voltage. To investigate transistor characteristics, a two–dimensional (2-D) analytical model for the surface potential variation along the channel is developed. A comparison between our structure and the single-gate (SG) SOI MOSFET demonstrates that short channel effects like, hot carriers effect and the drain induced barrier lowering (DIBL) are reduced considerably in the proposed structure.
INTRODUCTION
In the last decades, there has been a very effective attempt to reduce the dimensions of silicon devices, in order to achieve a closer packing of transistors. On the other hand reducing device dimensions lead to short channel effects (SCEs), like: threshold voltage roll-off, hot carriers effects and the drain induced barrier lowering -(DIBL). These effects are not desirable hence it is essential to reduce them. Thin-film, fully depleted SOI-MOSFETs have proved superior electrical characteristics over conventional bulk MOSFETs and are expected to become next generation devices due to their increased channel mobility, excellent latch up immunity and reduced SCEs , therefore so many efforts has been made to improve undesirable SCEs effects using SOI MOSFET structures. In the effects of gate misalignment in a DMDG SOI n-MOSFET are investigated and their results show DMDG structure has shows less DIBL effect in comparison to the SMDG structure for both, bottom gate shift to the source side (DGD) and, bottom gate shift to the drain side (DGS) configurations.
چکیده
در این مقاله ما یک SOIMOSFET جدید دو گانه را برای کاهش اثرات کوتاه مدت (SCEs) پیشنهاد می کنیم. در ساختار پیشنهادی، تعصب دروازه دوم نزدیک به تخلیه به ولتاژ تخلیه بستگی دارد. برای بررسی ویژگی های ترانزیستور، یک مدل دو بعدی (2D) تحلیلی برای تغییرات پتانسیل سطح در امتداد کانال توسعه یافته است. مقايسه ساختار ما با يک سويچ (SOI) تک دروازه (SG) نشان مي دهد که اثرات کانال کوتاه مانند اثر حامل گرم و کاهش سطح مانع از رسوب (DIBL) در ساختار پيشنهادی بطور قابل توجهی کاهش می يابد.
مقدمه
در دهه های گذشته، تلاش های بسیار موثر برای کاهش ابعاد دستگاه های سیلیکون برای دستیابی به بسته بندی ترانزیستور نزدیک تر شده است. از سوی دیگر، کاهش ابعاد دستگاه منجر به اثرات کانال کوتاه (SCEs) می شود، مانند: رول آستانه ولتاژ، اثرات حامل گرم و کاهش مانع ناشی از تخلیه – (DIBL). این اثرات مطلوب نیست، لذا ضروری است که آنها را کاهش دهیم. فیلم نازک، MOSFET های SOI به طور کامل تخلیه شده، ویژگی های الکتریکی فوق العاده ای را نسبت به MOSFET های معمولی بزرگ نشان داده اند و انتظار می رود که دستگاه های نسل بعدی به علت افزایش تحرک کانال آنها، ایمنی بسیار عالی و کاهش SCE، به این ترتیب تلاش های زیادی برای بهبود اثرات نامطلوب SCE با استفاده از ساختارهای MOSFET SOI. در اثر ناهماهنگی دروازه در DMDG SOI n-MOSFET مورد بررسی قرار گرفته و نتایج آنها نشان می دهد که ساختار DMDG اثر DIBL کمتر در مقایسه با ساختار SMDG برای هر دو، تغییر دروازه دروازه به سمت منبع (DGD) و تغییر دروازه دروازه به پیکربندی های جانبی (DGS).
Year: 2010
Publisher : Eighteenth International Energy Conference of Iran
By : Mohsen Khani Parashkoh , Seyed Ebrahim Hosseini, Iman abaspur kazerouni
File Information: English Language/ 5 Page / size: 754 KB
سال :1389
ناشر : هجدهمین کنفرانس بین المللی برق ایران
کاری از : محسن خانایی پارسکو، سید ابراهیم حسینی، ایمان عباس پور کذونی
اطلاعات فایل : زبان انگلیسی / 5 صفحه / حجم : KB 754
نقد و بررسیها
هنوز بررسیای ثبت نشده است.