An Efficient Postprocessor Architecture for Channel Mismatch Correction of Time Interleaved ADCs

توضیحات

ABSTRACT

A pipelined post-processor architecture is proposed in this paper for digital background calibration of time interleaved ADCs. An adaptive filter technique is used for correction of  offset and gain mismatches between ADC channels. Only one calibration unit is used for calibrating all ADC channels and increasing in the number of parallel channels in the time interleaved ADC does not considerably affect the required hardware for proposed postprocessor. FPGA synthesis of 10-bit 4-channel processor shows %55  reduction in hardware usage and %25 in power consumption over conventional architecture.

 

INTRODUCTION

  Advances in Digital Signal Processors enable data processing in digital domain to cover high throughput requirement of modern communication systems. But this is often limited by the sampling rate of Analog to Digital Converters (ADCs). One of the most popular ways for increasing of ADC’s sampling rate is parallel implementation of ADCs that operate in interleaved mode . But mismatches among ADC parts degrade the performance of ADC. Because of the variations of error sources over time trimming of ADC channels can’t remove these effects completely. Recently, the calibration algorithms of Time Interleaved ADCs (TIADC) are focused on background calibration. Some of the background calibration methods employ modern adaptive digital signal processing approaches such as hybrid filter banks and blind estimation algorithms . These approaches require more hardware in implementation of more number of parallel channels and dissipate more power, consequently. Some other digital background calibration methods use simple algorithms which need less hardware in implementation . In this paper, the Least Mean Squares (LMS) approach is utilized to mismatch correction of TIADC. The proposed hardware sharing technique makes it be highly suitable to implement on FPGA devices as a hardware efficient and low power postprocessor core. Then the high resolution, high speed and low power Nyquist rate ADCs can be implemented by interleaving more number of low power, high resolution ADC structures like as successive approximation.

 

چکیده

معماری بعد از پردازش خطی در این مقاله برای کالیبراسیون پس زمینه دیجیتال از ADC های زمان بندی شده ارائه شده است. تکنیک فیلتر انطباقی برای اصلاح اختلال افست و افزایش اختلاف بین کانال های ADC استفاده می شود. فقط یک واحد کالیبراسیون برای کالیبراسیون تمام کانال های ADC استفاده می شود و تعداد کانال های موازی در ADC زمان بندی شده به طور معنی داری بر سخت افزار مورد نیاز برای پردازشگر پیشنهادی تاثیر نمی گذارد. تلفیق FPGA از پردازنده 4 بیتی 10 بیتی، کاهش مصرف 55 درصدی سخت افزار و 25 درصدی مصرف انرژی بیش از معماری معمولی است.

 

مقدمه

پیشرفت در پردازنده های سیگنال دیجیتال، پردازش داده ها در حوزه دیجیتال را برای پوشش نیاز به توان بالا در سیستم های ارتباطی مدرن فعال می کند. اما این اغلب توسط نرخ نمونه برداری از مبدل های آنالوگ به دیجیتال (ADCs) محدود می شود. یکی از محبوب ترین روش های افزایش سرعت نمونه برداری ADC، اجرای موازی ADC هایی است که در حالت تعویض کار می کنند. اما عدم انطباق در میان قطعات ADC از بین می رود
عملکرد ADC با توجه به تغییرات خطاهای منابع در طول زمان برش کانال های ADC نمی تواند این اثرات را کاملا حذف کند. اخیرا الگوریتم های کالیبراسیون ADC های Time Interleaved (TIADC) بر روی کالیبراسیون پس زمینه متمرکز شده اند. بعضی از روش های کالیبراسیون پس زمینه از روش های پردازش سیگنال سازگار دیجیتال مدرن مانند بانک های فیلتر ترکیبی و الگوریتم های برآورد کور استفاده می کنند. این رویکردها نیاز به سخت افزاری بیشتری در اجرای تعداد بیشتری از کانال های موازی دارند و در نتیجه، قدرت بیشتری را از بین می برند. برخی از روش های دیگر کالیبراسیون پس زمینه دیجیتال از الگوریتم های ساده ای استفاده می کنند که نیاز به سخت افزار کمتری در پیاده سازی دارند. در این مقاله رویکرد حداقل مربعات متوسط ​​(LMS) برای اصلاح ناهماهنگی TIADC استفاده می شود. تکنولوژی به اشتراک گذاری سخت افزار پیشنهادی باعث می شود که بسیار کاربردی در دستگاه های FPGA به عنوان هسته پردازشگر سخت افزاری و کم قدرت استفاده شود. سپس ADC های با رزولوشن بالا، با سرعت بالا و کم قدرت ADC های نرخ نیکویست می توانند توسط interleaving تعداد بیشتری از ساختارهای ADC با قدرت کم، با رزولوشن بالا مانند تقریب پیوندی اجرا شوند.

 

 

Year: 2010

Publisher : Eighteenth International Energy Conference of Iran

By : Asgar Abbaszadeh , Khosrov Dabbagh-Sadeghipour

File Information: English Language/ 4 Page / size: 747 KB

Download

سال :1389

ناشر : هجدهمین کنفرانس بین المللی برق ایران

کاری از : رضا محمدخانی و جان س. تامپسون

اطلاعات فایل : زبان انگلیسی / 4 صفحه / حجم : KB 747

لینک دانلود