1Bit Sub Threshold Full Adders in 65nm CMOS Technology

توضیحات

ABSTRACT

  In this paper a new full adder (FA) circuit optimized for ultra low power operation is proposed. The circuit is based on modified XOR gates operated in the subthreshold region to minimize the power consumption.  Simulated results using 65nm standarad CMOS models are provided. The simulation esults show a 5% – 20% for frequency ranges from 1 KHz to 20MHz and supply voltages lower than 0.3V. 

INTRODUCTION

Supply voltage scaling is among the most efficient ways to reduce the power consumption of digital circuitry due to the quadratic relationship between dynamic power consumption and supply voltage. This technique will however degrade the performance due to the inverse relationship between circuit delay and the current level. As a consequence the threshold voltage in deep submicron processes is lowered to mitigate this problem. Decreasing the threshold voltage causes an exponential increase in subthreshold current enabling the possibility of utilizing this region for evaluating logic circuits with reasonable noise margins. Without applying special techniques subthreshold operation results in reduced speed due to the reduced evaluation current. The evaluation current in this case is the current flowing when the voltage of gate to source is less than or equals threshold voltage and the supply voltage is near the threshold voltage. As can be observed in Fig. 1, the Ion (when the transistor is evaluating) to Ioff (when the voltage of gate to source equals zero or is close to zero) ratio is low compared with the Ion/Ioff ratio for higher supply voltages. However, for ultra low power applications like implants and wireless sensor nodes, operating speed is not the primary concern since the demands for signal bandwidth are most often relaxed. For these applications the most important design goal is to optimize for low power consumption. 

چکیده

در این مقاله یک تقویت کامل کننده (FA) جدید برای عملیات فوق العاده کم قدرت ارائه شده است. این مدار بر اساس اصطلاحات XOR اصلاح شده در منطقه subthreshold عمل می کند تا مصرف انرژی را به حداقل برساند. نتایج شبیه سازی شده با استفاده از مدل های CMOS استاندارد 65nm ارائه شده است. نتایج شبیه سازی نشان می دهد 5 تا 20 درصد برای فرکانس های 1 تا 20 مگاهرتز و ولتاژ پایین تر از 0.3V است.

مقدمه

مقیاس ولتاژ تغذیه یکی از کارآمدترین راه ها برای کاهش مصرف انرژی مدارهای دیجیتال به علت رابطه درجه دوم مصرف برق پویا و ولتاژ منبع است. با این وجود این تکنیک به دلیل رابطه معکوس بین تاخیر مدار و سطح کنونی، عملکرد را کاهش می دهد. به عنوان یک نتیجه، ولتاژ آستانه در فرآیندهای Submicron عمیق کاهش می یابد تا این مشکل را کاهش دهد. کاهش ولتاژ آستانه موجب افزایش معنی دار در جریان زیر جریان می شود که امکان استفاده از این منطقه را برای ارزیابی مدارهای منطقی با حاشیه های صوتی مناسب فراهم می کند. بدون استفاده از تکنیک های خاص، عملیات زیر عملیات زیر را کاهش می دهد به دلیل کاهش جریان ارزیابی. جریان ارزیابی در این مورد جریان جریان است هنگامی که ولتاژ دروازه به منبع کمتر از یا برابر با ولتاژ آستانه و ولتاژ منبع نزدیک به ولتاژ آستانه است. همانطور که در شکل 1 مشاهده می شود، نسبت یون (زمانی که ترانزیستور ارزیابی می شود) به Ioff (زمانی که ولتاژ منبع دروازه برابر صفر است یا نزدیک به صفر است) نسبت نسبت به نسبت یون / یوپن برای ولتاژ های بالاتر بالاتر است . با این حال، برای کاربردهای بسیار کم انرژی مانند ایمپلنت و گره های حسگر بی سیم، سرعت عملکرد نگرشی اصلی نیست، زیرا تقاضای پهنای باند سیگنال اغلب آرام است. برای این برنامه ها مهمترین هدف طراحی برای بهینه سازی مصرف انرژی کم است.

Year: 2008

Publisher : IEEE

By : Farshad Moradi, ,Tuan Vu Cao , Ali Peiravi , Hamid Mahmoodi

File Information: English Language/ 4 Page / size: 608 KB

Only site members can download free of charge after registering and adding to the cart

Download tutorial

سال : 1387

ناشر : IEEE

کاری از : فرشاد مرادی، توروو کائو، علی پیروی، حمید محمودی

اطلاعات فایل : زبان انگلیسی / 4صفحه / حجم : KB 608

فقط اعضای سایت پس از ثبت نام و اضافه کردن به سبد خرید می توانند دانلود رایگان کنند.خوشحال می شویم به ما پبیوندید

آموزش دانلود