Power Efficient Processor Architecture and The Cell Processor

ABSTRACT

This paper provides a background and rationale for some of the architecture and design decisions in the Cell processor, a processor optimized for compute-intensive and broadband rich media applications, jointly developed by Sony Group, Toshiba, and IBM.

INTRODUCTION

The paper is organized as follows. Section 2 discusses some of the challenges microprocessor designers face and provides motivation for performance per transistor as a reasonable first-order metric for design efficiency. Section 3 discusses common microarchitectural enhancements relative to this metric. Section 4 discusses some alternate architectural choices that improve both design efficiency and peak processor performance. Section 5 discusses some of the limitations of the architectural choices introduced in section 3, and proposes a non-homogeneous SMP as a means to overcome these limitations. Section 6 summarizes the organization of the Cell processor. Microprocessor architects and micro-architects have over the last couple of decades been driven by two primary metrics that determine performance: performance per cycle (often approximated by the number of instructions completed per processor cycle), and design frequency (e.g. design cycle time measured in fanout-4 inverter delays). Combined with the capabilities of the technology (e.g. pico-seconds per fo4) and system constraints (e.g. sorting conditions, power supply variation, reference clock jitter, and thermal conditions) these determine the final operating frequency and performance of the end product. Today, architects and micro-architects, as well as logic and circuit designers, must take power efficiency into account, since virtually all systems, from mobile platforms to PCs and workstations to the largest supercomputers are now power limited. This implies that we must use power efficiency as one of our primary metrics for, and driver of, microprocessor designs. A number of metrics for efficiency have been proposed, ranging from energy per operation to energydelay, to energy-delay2. Each of these metrics balances processor performance to efficiency, and each of these metric can be appropriate . For this paper, however, we examine performance per transistor as a metric. This metric approximates performance per Watt if one assumes a constant per-transistor power penalty. This is reasonable when a high-performance CMOS technology is used and a constant fraction of the power is lost to sub-threshold leakage and gate oxide tunneling currents, and when the intent is to optimize sustained performance when a significant fraction of the chip is being used .

چکیده

این مقاله پس زمینه و منطق را برای برخی از تصمیمات معماری و طراحی در پردازنده سلولی، یک پردازنده بهینه سازی شده برای برنامه های کاربردی رسانه ای غنی با محاسبه و پهنای باند به طور مشترک توسط گروه سونی، توشیبا و آی بی ام بهینه سازی شده است.

مقدمه

مقاله بصورت زیر مرتب شده است. بخش 2 در مورد برخی از چالش های طراحان ریزپردازنده بحث می کند و انگیزه ای برای عملکرد در هر ترانزیستور به عنوان یک معیار اول منظوره برای کارایی طراحی ارائه می دهد. بخش 3 در مورد پیشرفت های میکار معماری مشترک نسبت به این متریک بحث می کند. بخش 4، برخی از گزینه های معماری جایگزین را مورد بحث قرار می دهد که هر دو بهبود کارایی و عملکرد پردازنده را بهینه می کند. بخش 5 برخی از محدودیت های انتخاب معماری در بخش 3 را مورد بحث قرار می دهد و یک SMP غیر همگن را به عنوان وسیله ای برای غلبه بر این محدودیت ها پیشنهاد می دهد. بخش 6 خلاصه ای از سازمان پردازنده سلولی. معماری های میکروپروسسوری و میکرو معماران طی دو دهه گذشته بر اساس دو شاخص اصلی که عملکرد را تعیین می کنند رانده می شود: عملکرد در هر چرخه (اغلب تقریبا توسط تعدادی دستورالعمل تکمیل شده در هر چرخه پردازنده) و فرکانس طراحی (مانند زمان طراحی چرخه در تاخیر اینورتر fanout-4). این ترکیب با قابلیت های تکنولوژی (مثلا pico-seconds per fo4) و محدودیت های سیستم (به عنوان مثال شرایط مرتب سازی، تغییرات تغذیه، تکان دادن ساعت مرجع و شرایط حرارتی) این فرکانس عملکرد نهایی و عملکرد محصول را تعیین می کند. معماران و معماری های کوچک، و همچنین طراحان منطق و مدار، باید در نظر گرفته شوند، زیرا تقریبا تمام سیستم ها از سیستم عامل های تلفن همراه به رایانه های شخصی و ایستگاه های کاری تا بزرگترین ابر رایانه ها محدودیت دارند. این بدان معنی است که ما باید از کارایی قدرت به عنوان یکی از معیارهای اصلی ما برای ریزپردازنده ها استفاده کنیم. تعدادی از معیارهای بهره وری پیشنهاد شده اند، از انرژی در هر عملیات به انرژی، تاخیر انرژی 2. هر یک از این معیارها کارایی پردازنده را متعادل می کند و هر یک از این معیار ممکن است مناسب باشد. با این حال، برای این مقاله، عملکرد هر ترانزیستور را به صورت متریک بررسی می کنیم. این متریک تقریبا عملکرد در هر وات است، اگر یک مجوز قدرت ثابت در هر ترانزیستور فرض شود. این معقول است که یک تکنولوژی CMOS با کارایی بالا استفاده شود و یک قطر ثابت از قدرت برای جریانهای تونل کردن زیر الیه و جریان اکسید از دست رفته و هنگامی که قصد بهبود عملکرد پایدار در زمانی است که بخش قابل توجهی از تراشه وجود دارد استفاده شده .