توضیحات
ABSTRACT
In CMOS circuits, the reduction of the threshold voltage due to voltage scaling leads to increase in subthreshold leakage current and hence static power dissipation. We propose a novel technique called LECTOR for designing CMOS gates which significantly cuts down the leakage current without increasing the dynamic power dissipation. In the proposed technique, we introduce two leakage control transistors (a p-type and a n-type) within the logic gate for which the gate terminal of each leakage control transistor (LCT) is controlled by the source of the other. In this arrangement, one of the LCTs is always “near its cutoff voltage” for any input combination. This increases the resistance of the path from to ground, leading to significant decrease in leakage currents. The gate-level netlist of the given circuit is first converted into a static CMOS complex gate implementation and then LCTs are introduced to obtain a leakage-controlled circuit. The significant feature of LECTOR is that it works effectively in both active and idle states of the circuit, resulting in better leakage reduction compared to other techniques. Further, the proposed technique overcomes the limitations posed by other existing methods for leakage reduction. Experimental results indicate an average leakage reduction of 79.4% for MCNC’91 benchmark circuits.
INTRODUCTION
POWER dissipation is an important consideration in the de- sign of CMOS VLSI circuits. High power consumption leads to reduction in the battery life in the case of battery-powered applications and affects reliability, packaging, and cooling costs. The main sources for power dissipation are: 1) capacitive power dissipation due to the charging and discharging of the load capacitance; 2) short-circuit currents due to the existence of a conducting path between the voltage supply and ground for the brief period during which a logic gate makes a transition; and 3) leakage current. The leakage current consists of reverse-bias diode currents and subthreshold currents. The former is due to the stored charge between the drain and bulk of active transistors while the latter is due to the carrier diffusion between the source and drain of the OFF transistors. The short-circuit power dissipation can be reduced to 10% of total power dissipation by designing the circuit to have equal input and output rise/fall edge times . The power dissipation resulting from switching activity is the dominant component for technology processes with feature size larger than 1 m.
چکیده
در مدارهای CMOS، کاهش ولتاژ آستانه به دلیل مقیاس ولتاژ موجب افزایش جریان نشت زیرپودر و در نتیجه از بین رفتن قدرت استاتیک می شود. ما یک تکنیک جدید به نام LECTOR برای طراحی دروازه های CMOS ارائه می دهیم که به طور قابل توجهی باعث کاهش جریان نشتی بدون افزایش قدرت تخریب توان پویا می شود. در روش پیشنهادی، دو ترانزیستور کنترل نشتی (نوع p و نوع n) را در دروازه منطقی معرفی می کنیم که ترمینال دروازه هر ترانزیستور کنترل نشت (LCT) توسط منبع دیگر کنترل می شود. در این ترتیب، یکی از LCT ها همیشه “نزدیک ولتاژ قطع” آن برای هر ترکیب ورودی است. این باعث افزایش مقاومت مسیر به زمین می شود که منجر به کاهش چشمگیر جریان نشت می شود. Netlist لیست دروازه مدار داده شده برای اولین بار به یک گیت پیچیده استاتیک CMOS تبدیل می شود و سپس LCT ها برای به دست آوردن یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجهی از LECTOR این است که آن را به طور موثری در حالت فعال و بیکار مدار کار می کند و باعث کاهش نشتی بهتر نسبت به سایر تکنیک ها می شود. علاوه بر این، تکنیک پیشنهادی، محدودیت های دیگر روش های موجود برای کاهش نشت را از بین می برد. نتایج تجربی نشان می دهد که میانگین نشت نشتی 79.4٪ برای مدار MCNC’91 است.
مقدمه
ردیابی POWER در طراحی مدارهای CMOS VLSI مهم است. مصرف انرژی بالا باعث کاهش عمر باتری در مورد برنامه های باتری می شود و بر قابلیت اطمینان، بسته بندی و هزینه های خنک کننده تاثیر می گذارد. منابع اصلی برای از بین بردن قدرت عبارتند از: 1) تخلیه قدرت خازنی به دلیل شارژ و تخلیه ظرفیت بار؛ 2) جریان های اتصال کوتاه به علت وجود یک مسیر هدایت بین ولتاژ و زمین برای دوره کوتاه که در آن یک دروازه منطقی یک انتقال را ایجاد می کند؛ و 3) جریان نشتی. جریان نشت شامل جریان های دیود معکوس و جریان های زیر تراز است. اولی به علت بار ذخیره شده بین تخلیه و حجم زیادی از ترانزیستورهای فعال است در حالی که این دوم به دلیل انتقال حامل بین منبع و تخلیه ترانزیستورهای OFF است. از طریق طراحی مدار به زمان ورودی و خروجی خروجی / خروجی برابر، توان خروجی اتصال کوتاه را می توان تا 10٪ از کل قدرت تخلیه کاهش داد. اتلاف انرژی ناشی از فعالیت سوئیچینگ جزء غالب پروسه های فن آوری با ابعاد بزرگتر از 1 متر است.
Year: 2004
Publisher : IEEE
By : Narender Hanchate, and Nagarajan Ranganathan
File Information: English Language/ 10 Page / size: 445 KB
Only site members can download free of charge after registering and adding to the cart
سال : 1383
ناشر : IEEE
کاری از : نارندن هانچیت و نگارجان رانگاناتان
اطلاعات فایل : زبان انگلیسی / 10صفحه / حجم : KB 445
نقد و بررسیها
هنوز بررسیای ثبت نشده است.