توضیحات
ABSTRACT
We present a non-traditional CMOS inverter composed a junctionless (JL) NMOSFET and an N+-N–P transistor which with simple process and high integration density in this paper. In the non-traditional CMOS inverter the JL NMOSFET serves as driver and the �-N–P transistor serves as load, respectively. Based on the measurement date of the N+-N–P transistor published, we draw the load line of the non-traditional CMOS inverter and we found out that the � N–P transistor can be used in the COMS circuit to advance the issues of the conventional CMOS today. Besides, the area reduced more than 46.1 % are also be achieved.
INTRODUCTION
As the semiconductor technology developed continues, the complementary metal-oxide semiconductor (CMOS) logical devices have been used in the digital circuits as well as the very-large-scale integration (VLSI) generally, because of its low static power consumption and good noise margin. Unfortunately, the complicated process, high fabrication cost, ad the non-matched mobility are the serious issues of the silicon- based CMOS logical devices. Also, when the device dimensions are scaled-down, the wider width of PMOSFETs appears to be difcult to achieve the high integration density. A number of CMOS studies have been reported to ease the issues mentioned above, including the device fabricated on silicon-oninsulator (SOl) substrate , and on germanium-oninsulator (GeOl) substrate , on III-V materials , or use of stress engineering and three-dimensional (3-D) integration technology . However, the width compensation of PMOSFETs and its complicated processes still exist. In 1980s, Yasuhisa Omura reported the lateral unidirectional bipolar-type insulated-gate transistor (LUBISTOR) behaving as a gated P-I-N diode. Moreover, P-I-N tunnel feld effect transistors (TFETs) have been interested in their low power consumption for fture CMOS scaling to date. This is because the steep subthreshold swing (S.S.) and high ION/loFF ratio of TFETs beneft for the scaling of power supply voltage. Recently, JL MOSFETs have also been greatlyattentive. No junction makes them easier to manufacture due to the absence of source/drain (SID) implantations. Besides, when the device dimensions continue to be scaled-down, the short-channel effects (SCEs) and the dain-induced barier lowering (DIBL) can be reduced signifcantly in JL MOSFETs.
چکیده
در حال حاضر یک آنالوگ CMOS غیر سنتی تشکیل یک NMOSFET بدون اتصال (JL) و یک ترانزیستور N + N-P که با فرآیند ساده و تراکم ادغام بالا در این مقاله است. در اینورتر غیر سنتی CMOS JL NMOSFET به عنوان راننده عمل می کند و ترانزیستور -N-P به ترتیب به ترتیب بار است. بر اساس تاریخ اندازه گیری ترانزیستور N + -N-P منتشر شده، ما بار خط خطی اینورتر CMOS غیر سنتی را رسم می کنیم و متوجه شدیم که ترانزیستور N-P می تواند در مدار COMS برای پیشبرد مسائل CMOS معمولی امروز. علاوه بر این، این منطقه نیز بیش از 46.1 درصد کاهش یافته است.
مقدمه
همانطور که فن آوری نیمه هادی توسعه یافته ادامه دارد، دستگاه های منطقی نیمه هادی متالیک اکسید کننده مکمل (CMOS) در مدارهای دیجیتال و نیز ادغام با مقیاس بسیار بزرگ (VLSI) به طور کلی به دلیل مصرف کم قدرت استاتیک و نویز خوب لبه. متاسفانه، فرآیند پیچیده، هزینه تولید بالا، تحرک غیرموجب، مسائل جدی دستگاه های منطقی CMOS مبتنی بر سیلیکون است. همچنین، هنگامی که ابعاد دستگاه کاهش می یابد، عرض پهنای PMOSFET به نظر می رسد که برای رسیدن به تراکم ادغام بالا به نظر می رسد. تعدادی از مطالعات CMOS به منظور کاهش مسائل ذکر شده در بالا، از جمله دستگاه ساخته شده بر روی سیلندر سیلیکون (SDL) و سوبسترا بر روی ژرمانیوم (GeOl)، در مواد III-V، و یا استفاده از مهندسی استرس و سه بعدی (3-D) یکپارچه سازی تکنولوژی. با این حال، جبران عرض از PMOSFET ها و فرآیندهای پیچیده آن هنوز هم وجود دارد. در سال 1980، یاسوژیا امورا ترانزیستور گیت با عایق دو طرفه دو طرفه (LUBISTOR) را به صورت دیود P-I-N در نظر گرفت. علاوه بر این، ترانزیستورهای اثر فضایی تونل P-I-N (TFETs) علاقه مند به مصرف کم مصرف خود برای مقیاس CMOS fture تا به امروز هستند. این به این دلیل است که نوسان شیب زیرین (S.S.) و نسبت ION / loFF بالا از TFET برای مقیاس ولتاژ منبع تغذیه افزایش می یابد. اخیرا MOSFET های JL نیز بسیار مورد توجه بوده اند. بدون اتصال، باعث می شود که آنها به دلیل فقدان ایمپلنت منبع / تخلیه (SID) تولید شوند. علاوه بر این، هنگامی که ابعاد دستگاه همچنان کاهش می یابد، SFs (SCEs) کوتاه و دیفرانسیل DIBL باعث کاهش قابل ملاحظه در MOSFET های JL می شود.
Year: 2010
Publisher : IEEE
By : Kuan-Yu Lu, Jyi-Tsong Lin, Hsuan-Hsu Chen, Yi-Chuen Eng, Chih-Hsuan Tai, Cheng-Hsin Chen,Yu-Che Chang, and Yi-Hsuan Fan
File Information: English Language/ 3 Page / size: 839 KB
Only site members can download free of charge after registering and adding to the cart
سال : 1389
ناشر : IEEE
کاری از : کوان یو لو، جی تیونگ لین، هسوان هسو چن، یی چوئن مهندس، چی حسون تای، چنگ هسین چن، یو چانگ چانگ و یی هووان فن
اطلاعات فایل : زبان انگلیسی / 3 صفحه / حجم : KB 839
نقد و بررسیها
هنوز بررسیای ثبت نشده است.